Резюме FPGA designer, ASIC design/verification engineer

Denys M

Должность:	FPGA designer, ASIC design/verification engineer
Образование:	неполное среднее
Имя:	Denys
Фамилия:	M
Страна, регион:	Австралия, - /согласен на смену жительства/
Адрес:	kijev
Заработная плата:	500 USD
Возрост:	47
Телефон:
Факс:
email:
Языки:
VHDL/Verilog HDL design and verificatiosn expert: - VHDL/Verilog HDL – (5 years of logic design and verification experience, excellent knowledge); - Modern Xilinx and Altera FPGA families - (5 years, excellent knowledge of architecture);
добавлено 2005-06-28	показано 1629 раз